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参数资料
型号： EVAL-ADUC7121QSPZ
厂商： Analog Devices Inc
文件页数： 9/96页
文件大小： 0K
描述： BOARD EVALUATION FOR ADUC7121
设计资源： ADUC7121 Gerber Files
ADUC7121 Schematic
标准包装： 1
系列： MicroConverter® ADuC7xxx
类型： MCU
适用于相关产品： ADUC7121
所含物品： 板，CD
Data Sheet
ADuC7121
Rev. B | Page 17 of 96
Pin No.
Mnemonic
Type1
Description
C2
P1.0/SIN/SCL1/PLAI[7]
I/O
General-Purpose Input and Output Port 1.0 (P1.0).
Serial Input, Receive Data, UART (SIN).
I2C Interface Serial Clock for I2C1 (SCL1).
Programmable Logic Array for Input Element 7 (PLAI[7]).
D2
P1.1/SOUT/SDA1/PLAI[6]
I/O
General-Purpose Input and Output Port 1.1 (P1.1).
Serial Output, Transmit Data, UART (SOUT).
I2C Interface Serial Data for I2C1 (SDA1).
Programmable Logic Array for Input Element 6 (PLAI[6]).
C10
P1.2/TDI/PLAO[15]
DI
General-Purpose Input and Output Port 1.2 (P1.2).
JTAG Test Port Input, Test Data In (TDI). The TDI function of Pin C10 is for debug and
download access.
Programmable Logic Array for Output Element 15 (PLAO[15]).
D10
P1.3/TDO/PLAO[14]
DO
General-Purpose Input and Output Port 1.3 (P1.3).
JTAG Test Port Output, Test Data Out (TDO). The TDO function of Pin D10 is for debug
and download access.
Programmable Logic Array for Output Element 14 (PLAO[14]).
H3
P1.4/PWM1/ECLK/XCLK/PLAI[8]
I/O
General-Purpose Input and Output Port 1.4 (P1.4).
Pulse-Width Modulator 1 Output (PWM1).
Base System Clock Output (ECLK).
Base System Clock Input (XCLK).
Programmable Logic Array for Input Element 8 (PLAI[8]).
J3
P1.5/PWM2/PLAI[9]
I/O
General-Purpose Input and Output Port 1.5 (P1.5).
Pulse-Width Modulator 2 Output (PWM2).
Programmable Logic Array for Input Element 9 (PLAI[9]).
B3
P1.6/PLAO[5]
I/O
General-Purpose Input and Output Port 1.6 (P1.6).
Programmable Logic Array for Output Element 5 (PLAO[5]).
B2
P1.7/PLAO[4]
I/O
General-Purpose Input and Output Port 1.7 (P1.7).
Programmable Logic Array for Output Element 4 (PLAO[4]).
F11
P2.0/IRQ0/PLAI[13]
I/O
General-Purpose Input and Output Port 2.0 (P2.0)/External Interrupt Request 0,
Active High.
Programmable Logic Array for Input Element 13 (PLAI[13]).
G11
P2.1/IRQ1/PLAI[12]
I/O
General-Purpose Input and Output Port 2.1 (P2.1)
External Interrupt Request 1, Active High (IRQ1).
Programmable Logic Array for Input Element 12 (PLAI[12]).
H11
P2.2/PLAI[1]
I/O
General-Purpose Input and Output Port 2.2 (P2.2).
Programmable Logic Array for Input Element 1 (PLAI[1]).
J11
P2.3/IRQ2/PLAI[14]
I/O
General-Purpose Input and Output Port 2.3 (P2.3).
External Interrupt Request 2, Active High (IRQ2).
Programmable Logic Array for Input Element 14 (PLAI[14]).
H10
P2.4/PWM5/PLAO[7]
I/O
General-Purpose Input and Output Port 2.4 (P2.4).
Pulse-Width Modulator 5 Output (PWM5).
Programmable Logic Array for Output Element 7 (PLAO[7]).
J10
P2.5/PWM6/PLAO[6]
I/O
General-Purpose Input and Output Port 2.5 (P2.5).
Pulse-Width Modulator 6 Output (PWM6).
Programmable Logic Array for Output Element 6 (PLAO[6]).
C1
P2.6/IRQ3/PLAI[15]
I/O
General-Purpose Input and Output Port 2.6 (P2.6).
External Interrupt Request 3, Active High (IRQ3).
Programmable Logic Array for Input Element 15 (PLAI[15]).
C9
P2.7/PLAI[0]
I/O
General-Purpose Input and Output Port 2.7 (P2.7).
C4
P3.0/PLAO[0]
I/O
General-Purpose Input and Output Port 3.0 (P3.0).
Programmable Logic Array for Output Element 0 (PLAO[0]).
C11
P3.1/PLAO[1]
I/O
General-Purpose Input and Output Port 3.1 (P3.1).
Programmable Logic Array for Output Element 1 (PLAO[1]).
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