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参数资料
| 型号： | EVAL-ADUC7121QSPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 8/96页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR ADUC7121 |
| 设计资源： | ADUC7121 Gerber Files ADUC7121 Schematic |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 类型： | MCU |
| 适用于相关产品： | ADUC7121 |
| 所含物品： | 板，CD |
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ADuC7121
Data Sheet
Rev. B | Page 16 of 96
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
Figure 7. Pin Configuration
Table 9. Pin Function Descriptions
Pin No.
Mnemonic
Description
C12
RST
I
Reset Input (Active Low).
D11
P0.0/SCL0/PLAI[5]
I/O
General-Purpose Input and Output Port 0.0 (P0.0).
I2C Interface Serial Clock for I2C0 (SCL0).
Programmable Logic Array for Input Element 5 (PLAI[5]).
E11
P0.1/SDA0/PLAI[4]
I/O
General-Purpose Input and Output Port 0.1 (P0.1).
I2C Interface Serial Data for I2C0 (SDA0).
Programmable Logic Array for Input Element 4 (PLAI[4]).
C3
P0.2/SPICLK/ADCBUSY/PLAO[13]
I/O
General-Purpose Input and Output Port 0.2 (P0.2).
SPI Clock (SPICLK).
Status of the ADC (ADCBUSY).
Programmable Logic Array for Output Element 13 (PLAO[13]).
D3
P0.3/MISO/PLAO[12]/SYNC
I/O
General-Purpose Input and Output Port 0.3 (P0.3).
SPI Master In Slave Out (MISO).
Programmable Logic Array for Output Element 12 (PLAO[12]).
Synchronous Reset (SYNC). Input to reset synchronously the PWM counters using an
external source.
E3
P0.4/MOSI/PLAI[11]/TRIP
I/O
General-Purpose Input and Output Port 0.4 (P0.4).
SPI Master Out Slave In (MOSI).
Programmable Logic Array for Input Element 11 (PLAI[11]).
PWM Trip Interrupt (TRIP). The TRIP function of Pin E3 is the input that allows the PWM
trip interrupt to be triggered.
F3
P0.5/CS/PLAI[10]/ADC
CONVST
I/O
General-Purpose Input and Output Port 0.5 (P0.5).
SPI Slave Select Input (CS).
Programmable Logic Array for Input Element 10 (PLAI[10]).
ADC Conversions (ADC
CONVST). The ADCCONVST function of Pin F3 initiates the ADC
conversions using the PLA or the timer output.
G3
P0.6/MRST/PLAI[2]
I/O
General-Purpose Input and Output Port 0.6 (P0.6).
Power On Reset Output (MRST).
Programmable Logic Array for Input Element 2 (PLAI[2]).
G10
P0.7/TRST/PLAI[3]
I/O
General-Purpose Input and Output Port 0.7 (P0.7).
JTAG Test Port Input, Test Reset (TRST). Debug and download access.
Programmable Logic Array for Input Element 3 (PLAI[3]).
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ADuC7121
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