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参数资料
| 型号： | EVAL-ADUC7121QSPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 74/96页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR ADUC7121 |
| 设计资源： | ADUC7121 Gerber Files ADUC7121 Schematic |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 类型： | MCU |
| 适用于相关产品： | ADUC7121 |
| 所含物品： | 板，CD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页当前第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
ADuC7121
Data Sheet
Rev. B | Page 76 of 96
PLA MMRS INTERFACE
The PLA peripheral interface consists of the 21 MMRs
described in the following sections.
PLAELMx Registers
PLAELMx are Element 0 to Element 15 control registers. They
configure the input and output mux of each element, select the
function in the look-up table, and bypass/use the flip-flop. See
Table 102. PLAELMx MMR Addresses (Default Value =
0x0000, Access is Read/Write)
Name
Address
PLAELM0
0xFFFF0B00
PLAELM1
0xFFFF0B04
PLAELM2
0xFFFF0B08
PLAELM3
0xFFFF0B0C
PLAELM4
0xFFFF0B10
PLAELM5
0xFFFF0B14
PLAELM6
0xFFFF0B18
PLAELM7
0xFFFF0B1C
PLAELM8
0xFFFF0B20
PLAELM9
0xFFFF0B24
PLAELM10
0xFFFF0B28
PLAELM11
0xFFFF0B2C
PLAELM12
0xFFFF0B30
PLAELM13
0xFFFF0B34
PLAELM14
0xFFFF0B38
PLAELM15
0xFFFF0B3C
Table 103. PLAELMx MMR Bit Descriptions
Bit
Value
Description
31:11
Reserved.
10:9
Mux 0 control (see Table 106).
8:7
Mux 1 control (see Table 106).
6
Mux 2 control.
Set by the user to select the output of Mux 0.
Cleared by the user to select the bit value from
PLADIN.
5
Mux 3 control.
Set by the user to select the input pin of the
particular element.
Cleared by the user to select the output of Mux 1.
4:1
Look up table control.
0000
0.
0001
NOR.
0010
B AND NOT A.
0011
NOT A.
0100
A AND NOT B.
0101
NOT B.
0110
EXOR.
0111
NAND.
1000
AND.
1001
EXNOR.
1010
B.
1011
NOT A OR B.
1100
A.
1101
A OR NOT B.
1110
OR.
1111
1.
0
Mux 4 control.
Set by the user to bypass the flip-flop.
Cleared by the user to select the flip-flop
(cleared by default).
Table 104. Feedback Configuration
Bit
Value
PLAELM0
PLAELM1 to PLAELM7
PLAELM8
PLAELM9 to PLAELM15
10:9
00
Element 15
Element 0
Element 7
Element 8
01
Element 2
Element 10
10
Element 4
Element 12
11
Element 6
Element 14
8:7
00
Element 1
Element 9
01
Element 3
Element 11
10
Element 5
Element 13
11
Element 7
Element 15
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