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参数资料
| 型号： | EVAL-ADUC7122QSPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/96页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR ADUC7122 |
| 设计资源： | EVAL-ADUC7122 Schematic ADUC7122 Gerber Files ADUC7122 BOM |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 类型： | MCU |
| 适用于相关产品： | ADUC7122 |
| 所含物品： | 板 |
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ADuC7122
Rev. 0 | Page 15 of 96
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
1
2
3
456
789
10
11 12
12
3
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789
10
11 12
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D
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F
G
H
J
K
L
M
A
B
C
D
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F
G
H
J
K
L
M
ADuC7122
TOP VIEW
08
75
5-
00
7
Figure 7. Pin Configuration
Table 9. Pin Function Descriptions
Pin No.
Mnemonic
Type1
Description
C12
RST
I
Reset Input (Active Low).
D11
P0.0/SCL1/PLAI[5]
I/O
General-Purpose Input and Output Port 0.0 (P0.0).
I2C Interface SCLOCK for I2C0 (SCL1).
Input to PLA Element 5 (PLAI[5]).
E11
P0.1/SDA1/PLAI[4]
I/O
General-Purpose Input and Output Port 0.1 (P0.1).
I2C Interface SDATA for I2C0 (SDA1).
Input to PLA Element 4 (PLAI[4]).
C3
P0.2/SPICLK/ADCBusy/PLAO[13]
I/O
General-Purpose Input and Output Port 0.2 (P0.2).
SPI Clock (SPICLK).
Status of the ADC (ADCBusy).
Output of PLA Element 13 (PLAO[13]).
D3
P0.3/SPIMISO/PLAO[12]/SYNC
I/O
General-Purpose Input and Output Port 0.3 (P0.3).
SPI Master Input, Slave Output (SPIMISO).
Output of PLA Element 12 (PLAO[12]).
Input to Synchronously Reset PWM Counters Using an External Source (SYNC).
E3
P0.4/SPIMOSI/PLAI[11]/TRIP
I/O
General-Purpose Input and Output Port 0.4 (P0.4).
SPI Master Out, Slave Input (SPIMOSI).
Input to PLA Element 11 (PLAI[11]).
Input that Allows the PWM Trip Interrupt to Be Triggered (TRIP).
F3
P0.5/SPICS/PLAI[10]/CONVST
I/O
General-Purpose Input and Output Port 0.5 (P0.5).
SPI Slave Select Input (SPICS).
Input to PLA Element 10 (PLAI[10]).
Initiates ADC Conversions Using PLA or Timer Output (CONVST).
G3
P0.6/MRST/PLAI[2]
I/O
General-Purpose Input and Output Port 0.6 (P0.6).
Power-On Reset Output (MRST).
Input to PLA Element 2 (PLAI[2])
G10
P0.7/TRST/PLAI[3]
I/O
General-Purpose Input and Output Port 0.7 (P0.7).
JTAG Test Port Input, Test Reset (TRST). Debug and download access.
Input to PLA Element 3 (PLAI[3]).
C2
P1.0/SIN/SCL2/PLAI[7]
I/O
General-Purpose Input and Output Port 1.0 (P1.0).
Serial Input, Receive Data (RxD), UART (SIN)
I2C Interface SCLOCK for I2C1 (SCL2).
Input to PLA Element 7 (PLAI[7]).
D2
P1.1/SOUT/SDA2/PLAI[6]
I/O
General-Purpose Input and Output Port 1.1 (P1.1).
Serial Output, Transmit Data (TxD), UART (SOUT)
I2C Interface SDATA for I2C1 (SDA2).
Input to PLA Element 6 (PLAI[6]).
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PDF描述 |
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