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参数资料
| 型号： | A1425A-STDCQ132B |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 310 CLBS, 7500 GATES, 100 MHz, CQFP132 |
| 封装： | CERAMIC, QFP-132 |
| 文件页数： | 28/54页 |
| 文件大小： | 343K |
| 代理商： | A1425A-STDCQ132B |
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RadTolerant FPGAs
1- 30
v3.1
Table 1-23 RT14100A, A14100A Clock Networks
Worst-Case Military Conditions, VCC = 4.5 V, TJ = 125°C
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Dedicated (Hard-Wired) I/O Clock Network
tIOCKH
Input LOW to HIGH
(Pad to I/O Module Input)
3.5
4.1
ns
tIOPWH
Minimum Pulse Width HIGH
4.8
5.7
ns
tIOPWL
Minimum Pulse Width LOW
4.8
5.7
ns
tIOSAPW
Minimum Asynchronous Pulse Width
3.9
4.4
ns
tIOCKSW
Maximum Skew
0.9
1.0
ns
tIOP
Minimum Period
9.9
11.6
ns
fIOMAX
Maximum Frequency
100
85
MHz
Dedicated (Hard-Wired) Array Clock Network
tHCKH
Input LOW to HIGH
(Pad to S-Module Input)
5.5
6.4
ns
tHCKL
Input HIGH to LOW
(Pad to S-Module Input)
5.5
6.4
ns
tHPWH
Minimum Pulse Width HIGH
4.8
5.7
ns
tHPWL
Minimum Pulse Width LOW
4.8
5.7
ns
tHCKSW
Maximum Skew
0.9
1.0
ns
tHP
Minimum Period
9.9
11.6
ns
fHMAX
Maximum Frequency
100
85
MHz
Routed Array Clock Networks
tRCKH
Input LOW to HIGH (FO=256)
9.0
10.5
ns
tRCKL
Input HIGH to LOW (FO=256)
9.0
10.5
ns
tRPWH
Min. Pulse Width HIGH (FO=256)
6.3
7.1
ns
tRPWL
Min. Pulse Width LOW (FO=256)
6.3
7.1
ns
tRCKSW
Maximum Skew (FO=128)
1.9
2.1
ns
tRP
Minimum Period (FO=256)
12.9
14.5
ns
fRMAX
Maximum Frequency (FO=256)
75
65
MHz
Clock-to-Clock Skews
tIOHCKSW
I/O Clock to H-Clock Skew
0.0
3.5
0.0
3.5
ns
tIORCKSW
I/O Clock to R-Clock Skew
0.0
5.0
0.0
5.0
ns
tHRCKSW
H-Clock to R-Clock Skew
(FO = 64)
(FO = 50% max.)
0.0
1.0
3.0
0.0
1.0
3.0
ns
Note: SSO information can be found in the Simultaneously Switching Output Limits for Actel FPGAs application note.
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PDF描述 |
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