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参数资料
| 型号： | MPC8548ECPXAQGB |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 63/151页 |
| 文件大小： | 0K |
| 描述： | MPU POWERQUICC III 783-PBGA |
| 产品培训模块： | MPC8548 PowerQUICC III Processors |
| 标准包装： | 1 |
| 系列： | MPC85xx |
| 处理器类型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.0GHz |
| 电压： | 1.1V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
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MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
Freescale Semiconductor
19
RESET Initialization
5
RESET Initialization
This section describes the AC electrical specifications for the RESET initialization timing requirements of
the device. The following table provides the RESET initialization AC timing specifications for the DDR
SDRAM component(s).
The following table provides the PLL lock times.
5.1
Power-On Ramp Rate
This section describes the AC electrical specifications for the power-on ramp rate requirements.
Controlling the maximum power-on ramp rate is required to avoid falsely triggering the ESD circuitry. The
following table provides the power supply ramp rate specifications.
Table 8. RESET Initialization Timing Specifications
Parameter/Condition
Min
Max
Unit
Notes
Required assertion time of HRESET
100
—
s—
Minimum assertion time for SRESET
3
—
SYSCLKs
1
PLL input setup time with stable SYSCLK before HRESET negation
100
—
s—
Input setup time for POR configs (other than PLL config) with respect to
negation of HRESET
4
—
SYSCLKs
1
Input hold time for all POR configs (including PLL config) with respect to
negation of HRESET
2
—
SYSCLKs
1
Maximum valid-to-high impedance time for actively driven POR configs with
respect to negation of HRESET
—
5
SYSCLKs
1
Note:
1. SYSCLK is the primary clock input for the device.
Table 9. PLL Lock Times
Parameter/Condition
Min
Max
Unit
Core and platform PLL lock times
—
100
s
Local bus PLL lock time
—
50
s
PCI/PCI-X bus PLL lock time
—
50
s
Table 10. Power Supply Ramp Rate
Parameter
Min
Max
Unit
Notes
Required ramp rate for MVREF
—
3500
V/s
1
Required ramp rate for VDD
—
4000
V/s
1, 2
Note:
1. Maximum ramp rate from 200 to 500 mV is most critical as this range may falsely trigger the ESD circuitry.
2. VDD itself is not vulnerable to false ESD triggering; however, as per Section 22.2, “PLL Power Supply Filtering,” the
recommended AVDD_CORE, AVDD_PLAT, AVDD_LBIU, AVDD_PCI1 and AVDD_PCI2 filters are all connected to VDD.
Their ramp rates must be equal to or less than the VDD ramp rate.
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PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
| MPC8548ECPXAQGD | 功能描述:微处理器 - MPU PQ38 PB XT WE 1000 R3.0 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548ECPXATGB | 功能描述:微处理器 - MPU FG PQ38 8548 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548ECPXAUJB | 功能描述:微处理器 - MPU FG PQ38 8548 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548ECPXAUJC | 功能描述:微处理器 - MPU REV2.1.3 FG PART 1333 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548ECPXAUJD | 功能描述:微处理器 - MPU PQ38 PB XT WE 1333 R3.0 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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