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参数资料
| 型号： | MPC8544DS |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 54/117页 |
| 文件大小： | 0K |
| 描述： | BOARD DEVELOPMENT SYSTEM 8544 |
| 标准包装： | 1 |
| 系列： | PowerQUICC III™ |
| 类型： | MPU |
| 适用于相关产品： | MPC8544 |
| 所含物品： | 板 |
| 相关产品： | MPC8544EDVTANG-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544EDVTALF-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544EAVTARJ-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544EAVTAQG-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544EAVTANG-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544EAVTALF-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544DVTANG-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544DVTALF-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544AVTARJ-ND - IC MPU POWERQUICC III 783-FCBGA MPC8544AVTAQG-ND - IC MPU POWERQUICC III 783-FCBGA 更多... |
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MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
Freescale Semiconductor
41
Enhanced Three-Speed Ethernet (eTSEC), MII Management
8.7.5.2
RMII Receive AC Timing Specifications
Table 39 shows the RMII receive AC timing specifications.
Figure 24 provides the AC test load for eTSEC.
Figure 24. eTSEC AC Test Load
Figure 25 shows the RMII receive AC timing diagram.
Figure 25. RMII Receive AC Timing Diagram
Table 39. RMII Receive AC Timing Specifications
At recommended operating conditions with L/TVDD of 3.3 V ± 5%.or 2.5 V ± 5%.
Parameter/Condition
Symbol1
Min
Typ
Max
Unit
Notes
REF_CLK clock period
tRMR
15.0
20.0
25.0
ns
—
REF_CLK duty cycle
tRMRH
35
50
65
%
—
REF_CLK peak-to-peak jitter
tRMRJ
——
250
ps
—
Rise time REF_CLK (20%–80%)
tRMRR
1.0
—
2.0
ns
—
Fall time REF_CLK (80%–20%)
tRMRF
1.0
—
2.0
ns
—
RXD[1:0], CRS_DV, RX_ER setup time to
REF_CLK rising edge
tRMRDV
4.0
—
ns
—
RXD[1:0], CRS_DV, RX_ER hold time to REF_CLK
rising edge
tRMRDX
2.0
—
ns
—
Note:
1. The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state)(reference)(state) for
inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tMRDVKH symbolizes MII receive
timing (MR) with respect to the time data input signals (D) reach the valid state (V) relative to the tMRX clock reference (K)
going to the high (H) state or setup time. Also, tMRDXKL symbolizes MII receive timing (GR) with respect to the time data input
signals (D) went invalid (X) relative to the tMRX clock reference (K) going to the low (L) state or hold time. Note that, in general,
the clock reference symbol representation is based on three letters representing the clock of a particular functional. For
example, the subscript of tMRX represents the MII (M) receive (RX) clock. For rise and fall times, the latter convention is used
with the appropriate letter: R (rise) or F (fall).
Output
Z0 = 50 Ω
LVDD/2
RL = 50 Ω
REF_CLK
RXD[1:0]
tRMRDX
tRMR
tRMRH
tRMRR
tRMRF
CRS_DV
RX_ER
tRMRDV
Valid Data
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参数描述 |
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| MPC8544DVTALFA | 功能描述:数字信号处理器和控制器 - DSP, DSC PQ38K 8544 RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
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