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参数资料
| 型号： | A14100A-1CQ256B |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1377 CLBS, 30000 GATES, 100 MHz, CQFP256 |
| 封装： | CERAMIC, CQFP-256 |
| 文件页数： | 21/54页 |
| 文件大小： | 333K |
| 代理商： | A14100A-1CQ256B |
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RadTolerant FPGAs
1- 24
v3.1
Table 1-17 RT1425A, A1425A Clock Networks
Worst-Case Military Conditions, VCC = 4.5 V, TJ = 125°C
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Dedicated (Hard-Wired) I/O Clock Network
tIOCKH
Input Low to High
(Pad to I/O Module Input)
3.0
3.5
ns
tIOPWH
Minimum Pulse Width High
3.9
4.4
ns
tIOPWL
Minimum Pulse Width Low
3.9
4.4
ns
tIOSAPW
Minimum Asynchronous Pulse Width
3.9
4.4
ns
tIOCKSW
Maximum Skew
0.5
ns
tIOP
Minimum Period
7.9
9.3
ns
fIOMAX
Maximum Frequency
125
100
MHz
Dedicated (Hard-Wired) Array Clock Network
tHCKH
Input Low to High
(Pad to S-Module Input)
4.6
5.3
ns
tHCKL
Input High to Low
(Pad to S-Module Input)
4.6
5.3
ns
tHPWH
Minimum Pulse Width High
3.9
4.4
ns
tHPWL
Minimum Pulse Width Low
3.9
4.4
ns
tHCKSW
Maximum Skew
0.4
ns
tHP
Minimum Period
7.9
9.3
ns
fHMAX
Maximum Frequency
125
100
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (FO=64)
5.5
6.4
ns
tRCKL
Input High to Low (FO=64)
6.0
7.0
ns
tRPWH
Minimum Pulse Width High (FO=64)
4.9
5.7
ns
tRPWL
Minimum Pulse Width Low (FO=64)
4.9
5.7
ns
tRCKSW
Maximum Skew (FO=128)
1.1
1.2
ns
tRP
Minimum Period (FO=64)
10.1
11.6
ns
fRMAX
Maximum Frequency (FO=64)
100
85
MHz
Clock-to-Clock Skews
tIOHCKSW
I/O Clock to H-Clock Skew
0.0
3.0
0.0
3.0
ns
tIORCKSW
I/O Clock to R-Clock Skew
0.0
3.0
0.0
3.0
ns
tHRCKSW
H-Clock to R-Clock Skew
(FO = 64)
(FO = 50% max.)
0.0
1.0
3.0
0.0
1.0
3.0
ns
Note: SSO information can be found in the Simultaneously Switching Noise and Signal Integrity application note.
相关PDF资料 |
PDF描述 |
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| A1460A-PG207E | FPGA, 848 CLBS, 6000 GATES, 85 MHz, CPGA207 |
相关代理商/技术参数 |
参数描述 |
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| A14100A-1PG256B | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:HiRel FPGAs |
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