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参数资料
| 型号： | 37B77X |
| 厂商： | SMSC Corporation |
| 英文描述： | ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES |
| 中文描述： | 增强型超I / O与向上特征唤醒控制器 |
| 文件页数： | 28/196页 |
| 文件大小： | 573K |
| 代理商： | 37B77X |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页当前第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页
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The FDC37B77x has four high-drive, open-drain
output, bidirectional port pins that can be used for
external serial interfaces, such as ISA external
keyboard and PS/2-type mouse interfaces. They are
KCLK, KDAT, MCLK, and MDAT. P26 is inverted and
output as KCLK.
The KCLK pin is connected to
TEST0. P27 is inverted and output as KDAT. The
KDAT pin is connected to P10. P23 is inverted and
output as MCLK.
The MCLK pin is connected to
TEST1. P22 is inverted and output as MDAT. The
MDAT pin is connected to P11. NOTE: External pull-
ups may be required.
KEYBOARD POWER MANAGEMENT
The keyboard provides support for two power-saving
modes: soft powerdown mode and hard powerdown
mode. In soft powerdown mode, the clock to the ALU
is stopped but the timer/counter and interrupts are still
active.
In hard power down mode the clock to the
8042 is stopped.
Soft Power Down Mode
This
mode
is
entered
by
executing
a
HALT
instruction. The execution of program code is halted
until either RESET is driven active or a data byte is
written to the DBBIN register by a master CPU. If
this mode is exited using the interrupt, and the IBF
interrupt is enabled, then program execution resumes
with a CALL to the interrupt routine, otherwise the
next instruction is executed. If it is exited using
RESET then a normal reset sequence is initiated and
program execution starts from program memory
location 0.
Hard Power Down Mode
This
mode
is
entered
by
executing
a
STOP
instruction. The oscillator is stopped by disabling the
oscillator
driver
cell.
When either RESET is
driven active or a data byte is written to the DBBIN
register by a master CPU, this mode will be exited (as
above). However, as the oscillator cell will require an
initialization time, either RESET must be held active
for sufficient time to allow the oscillator to stabilize.
Program execution will resume as above.
INTERRUPTS
The FDC37B77x provides the two 8042 interrupts.
IBF and the Timer/Counter Overflow.
MEMORY CONFIGURATIONS
The FDC37B77x provides 2K of on-chip ROM and
256 bytes of on-chip RAM.
Register Definitions
Host I/F Data Register
The Input Data register and Output Data register are
each 8 bits wide. A write to this 8 bit register will load
the Keyboard Data Read Buffer, set the OBF flag and
set the KIRQ output if enabled. A read of this register
will read the data from the Keyboard Data or
Command Write Buffer and clear the IBF flag. Refer
to the KIRQ and Status register descriptions for more
information.
Host I/F Status Register
The Status register is 8 bits wide. Table 50 shows
the contents of the Status register.
Table 50 - Status Register
D7
D6
D5
D4
D3
D2
D1
D0
UD
C/D
UD
IBF
OBF
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