参数资料
| 型号： | XA3SD1800A-4CSG484I |
| 厂商： | Xilinx Inc |
| 文件页数： | 39/58页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 1800K 484CSBG |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB数： | 4160 |
| 逻辑元件/单元数： | 37440 |
| RAM 位总计： | 1548288 |
| 输入/输出数： | 309 |
| 门数： | 1800000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 484-FBGA，CSPBGA |
| 供应商设备封装： | 484-CSPBGA |
| 配用： | 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
44
Digital Frequency Synthesizer
Table 39: Recommended Operating Conditions for the DFS
Symbol
Description
Speed Grade: -4
Units
Min
Max
Input Frequency Ranges(2)
FCLKIN
CLKIN_FREQ_FX
Frequency for the CLKIN input
0.200
333
MHz
Input Clock Jitter Tolerance(3)
CLKIN_CYC_JITT_FX_LF
Cycle-to-cycle jitter at the CLKIN input,
based on CLKFX output frequency
FCLKFX 150 MHz
–±300
ps
CLKIN_CYC_JITT_FX_HF
FCLKFX 150 MHz
–±150
ps
CLKIN_PER_JITT_FX
Period jitter at the CLKIN input
–±1
ns
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) is used.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in Table 37.
3.
CLKIN input jitter beyond these limits may cause the DCM to lose lock.
4.
The DCM specifications are guaranteed when both adjacent DCMs are locked.
Table 40: Switching Characteristics for the DFS
Symbol
Description
Device
Speed Grade: -4
Units
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_FX(2)
Frequency for the CLKFX and CLKFX180 outputs
All
5
311
MHz
Output Clock Jitter(3,4)
CLKOUT_PER_JITT_FX
Period jitter at the CLKFX and CLKFX180
outputs.
Typ
Max
CLKIN
20 MHz
All
Use the Spartan-3A
Jitter Calculator:
ps
CLKIN
20 MHz
±[1% of
CLKFX
period
+ 100]
±[1% of
CLKFX
period
+ 200]
ps
Duty Cycle(5,6)
CLKOUT_DUTY_CYCLE_FX Duty cycle precision for the CLKFX and CLKFX180 outputs,
including the BUFGMUX and clock tree duty-cycle distortion
All
–
±[1% of
CLKFX period
+ 350]
ps
Phase Alignment(6)
CLKOUT_PHASE_FX
Phase offset between the DFS CLKFX output and the DLL
CLK0 output when both the DFS and DLL are used
All
–
±200
ps
CLKOUT_PHASE_FX180
Phase offset between the DFS CLKFX180 output and the
DLL CLK0 output when both the DFS and DLL are used
All
–
±[1% of
CLKFX period
+ 200]
ps
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