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参数资料
| 型号： | EVAL-ADUC824QSZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/68页 |
| 文件大小： | 0K |
| 描述： | KIT DEV QUICK START ADUC824 |
| 标准包装： | 1 |
| 系列： | QuickStart™ 套件 |
| 类型： | MCU |
| 适用于相关产品： | ADuC824 |
| 所含物品： | 评估板，线缆，电源，软件和文档 |
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REV. B
–15–
ADuC824
Parameter
Min
Typ
Max
Unit
Figure
SPI MASTER MODE TIMING (CPHA = 0)
tSL
SCLOCK Low Pulsewidth
*
630
ns
9
tSH
SCLOCK High Pulsewidth
*
630
ns
9
tDAV
Data Output Valid after SCLOCK Edge
50
ns
9
tDOSU
Data Output Setup before SCLOCK Edge
150
ns
9
tDSU
Data Input Setup Time before SCLOCK Edge
100
ns
9
tDHD
Data Input Hold Time after SCLOCK Edge
100
ns
9
tDF
Data Output Fall Time
10
25
ns
9
tDR
Data Output Rise Time
10
25
ns
9
tSR
SCLOCK Rise Time
10
25
ns
9
tSF
SCLOCK Fall Time
10
25
ns
9
*Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 bits in PLLCON SFR set to 0, 1, and 1 respectively, i.e., core clock frequency = 1.57 MHz and
b. SPI bit-rate selection bits SPR1 and SPR0 bits in SPICON SFR set to 0 and 0 respectively.
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
MSB IN
t
DHD
t
DR
t
DAV
t
DF
t
DOSU
t
SH
t
SL
t
SR
t
SF
Figure 9. SPI Master Mode Timing (CPHA = 0)
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PDF描述 |
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参数描述 |
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