参数资料
| 型号： | EP4SGX360FF35C2X |
| 厂商： | Altera |
| 文件页数： | 52/82页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX IV FPGA 360K 1152FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 3 |
| 系列： | Stratix® IV GX |
| LAB/CLB数： | 14144 |
| 逻辑元件/单元数： | 353600 |
| RAM 位总计： | 23105536 |
| 输入/输出数： | 564 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 1152-BBGA |
| 供应商设备封装： | 1152-FBGA（27x27） |
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1–48
Chapter 1: DC and Switching Characteristics for Stratix IV Devices
Switching Characteristics
Stratix IV Device Handbook
March 2014
Altera Corporation
Volume 4: Device Datasheet and Addendum
PLL Specifications
Table 1–34 lists the Stratix IV PLL specifications when operating in the commercial
(0° to 85°C), industrial (–40° to 100°C), and military (–55°C to 125°C) junction
temperature ranges.
Table 1–34. PLL Specifications for Stratix IV Devices (Part 1 of 2)
Symbol
Parameter
Min
Typ
Max
Unit
fIN
Input clock frequency (–2/–2x speed grade)
5
—
800 (1)
MHz
Input clock frequency (–3 speed grade)
5
—
717 (1)
MHz
Input clock frequency (–4 speed grade)
5
—
717 (1)
MHz
fINPFD
Input frequency to the PFD
5
—
325
MHz
fVCO (2)
PLL VCO operating range (–2 speed grade)
600
—
1600
MHz
PLL VCO operating range (–3 speed grade)
600
—
1300
MHz
PLL VCO operating range (–4 speed grade)
600
—
1300
MHz
tEINDUTY
Input clock or external feedback clock input duty cycle
40
—
60
%
fOUT
Output frequency for internal global or regional clock
(–2/–2x speed grade)
—
800 (3)
MHz
Output frequency for internal global or regional clock
(–3 speed grade)
—
717 (3)
MHz
Output frequency for internal global or regional clock
(–4 speed grade)
—
717 (3)
MHz
fOUT_EXT
Output frequency for external clock output (–2 speed grade)
—
800 (3)
MHz
Output frequency for external clock output (–3 speed grade)
—
717 (3)
MHz
Output frequency for external clock output (–4 speed grade)
—
717 (3)
MHz
tOUTDUTY
Duty cycle for external clock output (when set to 50%)
45
50
55
%
tFCOMP
External feedback clock compensation time
—
10
ns
tCONFIGPLL
Time required to reconfigure scan chain
—
3.5
—
scanclk
cycles
tCONFIGPHASE
Time required to reconfigure phase shift
—
1
—
scanclk
cycles
fSCANCLK
scanclk frequency
—
100
MHz
tLOCK
Time required to lock from end-of-device configuration or
de-assertion of areset
——
1
ms
tDLOCK
Time required to lock dynamically (after switchover or
reconfiguring any non-post-scale counters/delays)
——
1
ms
fCLBW
PLL closed-loop low bandwidth
—
0.3
—
MHz
PLL closed-loop medium bandwidth
—
1.5
—
MHz
PLL closed-loop high bandwidth (8)
—4
—
MHz
tPLL_PSERR
Accuracy of PLL phase shift
—
±50
ps
tARESET
Minimum pulse width on the areset signal
10
—
ns
Input clock cycle to cycle jitter (FREF ≥ 100 MHz)
—
0.15
UI (p-p)
Input clock cycle to cycle jitter (FREF < 100 MHz)
—
±750
ps (p-p)
tOUTPJ_DC (6)
Period Jitter for dedicated clock output (FOUT ≥ 100 MHz)
—
175
ps (p-p)
Period Jitter for dedicated clock output (FOUT < 100 MHz)
—
17.5
mUI (p-p)
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