参数资料
| 型号： | EP4SGX110DF29C4N |
| 厂商： | Altera |
| 文件页数： | 27/82页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX IV FPGA 110K 780FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 3 |
| 系列： | Stratix® IV GX |
| LAB/CLB数： | 4224 |
| 逻辑元件/单元数： | 105600 |
| RAM 位总计： | 9793536 |
| 输入/输出数： | 372 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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Chapter 1: DC and Switching Characteristics for Stratix IV Devices
1–25
Switching Characteristics
March 2014
Altera Corporation
Stratix IV Device Handbook
Volume 4: Device Datasheet and Addendum
Figure 1–1 shows the top-to-bottom AC gain curve for equalization settings 0 to 15.
Table 1–24 lists the Stratix IV GT transceiver specifications.
Figure 1–1. AC Gain Curves for Equalization Settings 0 to 15 (Bottom to Top)
Table 1–24. Transceiver Specifications for Stratix IV GT Devices (Part 1 of 8)
Symbol/
Description
Conditions
–1 Industrial Speed
Grade
–2 Industrial Speed
Grade
–3 Industrial Speed
Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Reference Clock
Supported I/O
Standards
1.2 V PCML, 1.4 V PCML, 1.5 V PCML, 2.5 V PCML, Differential LVPECL (3), LVDS
Input frequency
from REFCLK input
pins
—
50
—
706.25
50
—
706.25
50
—
706.25
MHz
Phase frequency
detector (CMU PLL
and receiver CDR)
—
50
—
425
50
—
425
50
—
425
MHz
Absolute VMAX for a
REFCLK
pin
—
1.6
—
1.6
—
1.6
V
Operational VMAX for
a REFCLK pin
—
1.5
—
1.5
—
1.5
V
Absolute VMIN for a
REFCLK
pin
—
-0.3
—
-0.3
—
-0.3
—
V
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PDF描述 |
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| EP4SGX110DF29I4N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix IV GX 4224 LABs 372 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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