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参数资料
型号： A1460A-CQ196E
元件分类： FPGA
英文描述： FPGA, 848 CLBS, 6000 GATES, 85 MHz, CQFP196
封装： CAVITY-UP, CERAMIC, QFP-196
文件页数： 20/98页
文件大小： 2005K
代理商： A1460A-CQ196E
27
Hi R e l F P GA s
A1 24 0A T i m i n g C har a c t e r i st i c s
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Logic Module Propagation Delays1
tPD1
Single Module
5.2
6.1
ns
tCO
Sequential Clk to Q
5.2
6.1
ns
tGO
Latch G to Q
5.2
6.1
ns
tRS
Flip-Flop (Latch) Reset to Q
5.2
6.1
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.9
2.2
ns
tRD2
FO=2 Routing Delay
2.4
2.8
ns
tRD3
FO=3 Routing Delay
3.1
3.7
ns
tRD4
FO=4 Routing Delay
4.3
5.0
ns
tRD8
FO=8 Routing Delay
6.6
7.7
ns
Logic Module Sequential Timing3, 4
tSUD
Flip-Flop (Latch) Data Input Setup
0.5
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Setup
1.3
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse
Width
7.4
8.1
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse
Width
7.4
8.1
ns
tA
Flip-Flop Clock Input Period
14.8
18.6
ns
tINH
Input Buffer Latch Hold
2.5
ns
tINSU
Input Buffer Latch Setup
–3.5
ns
tOUTH
Output Buffer Latch Hold
0.0
ns
tOUTSU
Output Buffer Latch Setup
0.5
ns
fMAX
Flip-Flop (Latch) Clock Frequency
63
54
MHz
Notes:
1.
For dual-module macros, use tPD1 + tRD1 + tPDn , tCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
2.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
3.
Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be obtained from
the DirectTime Analyzer utility.
4.
Setup and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/hold
timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to the G input
subtracts (adds) to the internal setup (hold) time.
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