参数资料
| 型号： | ATTINY24A-SSU |
| 厂商： | Atmel |
| 文件页数： | 4/135页 |
| 文件大小： | 0K |
| 描述： | MCU AVR 2K FLASH 20MHZ 14SOIC |
| 产品培训模块： | MCU Product Line Introduction tinyAVR Introduction |
| 标准包装： | 57 |
| 系列： | AVR® ATtiny |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | USI |
| 外围设备： | 欠压检测/复位，POR，PWM，温度传感器，WDT |
| 输入/输出数： | 12 |
| 程序存储器容量： | 2KB（1K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 128 x 8 |
| RAM 容量： | 128 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 14-SOIC（0.154"，3.90mm 宽） |
| 包装： | 管件 |
| 配用： | ATSTK600-RC46-ND - STK600 ROUTING CARD AVR ATSTK505-ND - ADAPTER KIT FOR 14PIN AVR MCU |
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32015G–AVR32–09/09
AT32AP7001
NEXUS_ACCESS or a MEMORY_ACCESS JTAG command is loaded into the instruction regis-
ter before entering sleep mode some clocks are left running to enable debugging of the system.
This will increase the power consumption of the device. If the part entered static mode without a
NEXUS_ACCESS ot MEMORY_ACCESS instruction loaded into the JTAG instruction register
an external reset is the only way for the debugger to get the part out of the sleep mode.
When not debugging a program and using sleep modes the JTAG should always have the
IDCODE instruction loaded into the JTAG instruction register and the OCD system should be
disabled. Otherwise some clocks may be left running, increasing the power consumption.
11.5.7
Generic clocks
Timers, communication modules, and other modules connected to external circuitry may require
specific clock frequencies to operate correctly. The Power Manager contains an implementation
defined number of generic clocks, that can provide a wide range of accurate clock frequencies.
Each generic clock module runs from either Oscillator 0 or 1, or PLL0 or 1. The selected source
can optionally be divided by any even integer up to 512. Each clock can be independently
enabled and disabled, and is also automatically disabled along with peripheral clocks by the
Sleep Controller.
Figure 11-4. Generic clock generation
11.5.7.1
Enabling a generic clock
A generic clock is enabled by writing the CEN bit in GCCTRL to 1. Each generic clock can use
either Oscillator 0 or 1 or PLL0 or 1 as source, as selected by the PLLSEL and OSCSEL bits.
The source clock can optionally be divided by writing DIVEN to 1 and the division factor to DIV,
resulting in the output frequency:
f
GCLK = fSRC / (2*(DIV+1))
Divider
0
1
Osc0 clock
PLL0 clock
PLLSEL
OSCSEL
Osc1 clock
PLL1 clock
Generic Clock
DIV
0
1
DIVEN
Mask
CEN
Sleep
Controller
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PDF描述 |
|---|---|
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| ATTINY13A-PU | IC MCU AVR 1K FLASH 20MHZ 8PDIP |
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参数描述 |
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| OP270GSZ2 | 制造商:AD 制造商全称:Analog Devices 功能描述:Dual Very Low Noise Precision Operational Amplifier |
| OP270GSZ-REEL | 功能描述:IC OPAMP GP 5MHZ DUAL LN 16SOIC RoHS:是 类别:集成电路 (IC) >> Linear - Amplifiers - Instrumentation 系列:- 标准包装:2,500 系列:- 放大器类型:通用 电路数:4 输出类型:- 转换速率:0.6 V/µs 增益带宽积:1MHz -3db带宽:- 电流 - 输入偏压:45nA 电压 - 输入偏移:2000µV 电流 - 电源:1.4mA 电流 - 输出 / 通道:40mA 电压 - 电源，单路/双路(±):3 V ~ 32 V，±1.5 V ~ 16 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:14-TSSOP（0.173"，4.40mm 宽） 供应商设备封装:14-TSSOP 包装:带卷 (TR) 其它名称:LM324ADTBR2G-NDLM324ADTBR2GOSTR |
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